A3P250-FG256 Chip Sirkuit Terpadu SMD SM TFPGA Field Programmable Gate Array

Deskripsi Produk

A3P250-FG256 SMD / SM TFPGA - Array Gerbang yang Dapat Diprogram Lapangan

Fitur

• Gerbang Sistem 15 K hingga 1 M

• Hingga 144 Kbits True Dual-Port SRAM

• Hingga 300 I/Os Pengguna

• 130-nm, 7-Lapisan Logam (6 Tembaga), Proses CMOS Berbasis Flash

• Dukungan Instan Pada Level 0

• Solusi Chip Tunggal

• Mempertahankan Desain Terprogram saat Dimatikan

• Kinerja Sistem 350 MHz

• 3,3 V, 66 MHz 64-Bit PCI†

• ISP Menggunakan Dekripsi On-Chip 128-Bit Advanced Encryption Standard (AES) (kecuali perangkat ProASIC®3 berkemampuan ARM®) melalui JTAG (sesuai dengan IEEE 1532)†

• FlashLock® untuk Mengamankan Konten FPGA

• Tegangan Inti untuk Daya Rendah

• Dukungan untuk Sistem Hanya-1.5 V • Sakelar Flash Impedansi Rendah• Perutean Hierarki dan Struktur Jam Tersegmentasi• DDR 700 Mbps, I/O Berkemampuan LVDS (A3P250 ke atas)

• Pengoperasian Tegangan Campuran 1,5 V, 1,8 V, 2,5 V, dan 3,3 V

• Dukungan Tegangan Catu Daya Jangkauan Luas per JESD8-B, Memungkinkan I/O Beroperasi dari 2,7 V hingga 3,6 V • Tegangan I/O yang Dapat Dipilih Bank—hingga 4 Bank per Chip

• Standar I/O Berujung Tunggal: LVTTL, LVCMOS 3.3 V / 2.5 V / 1.8 V / 1.5 V, 3.3 V PCI / 3.3 V PCI-X† dan LVCMOS 2.5 V / 5.0 V Input

• Standar I/O Diferensial: LVPECL, LVDS, B-LVDS, dan M-LVDS (A3P250 ke atas) • Register I/O pada Jalur Input, Output, dan Aktifkan

• I/Os Hot-Swappable dan Cold Sparing‡

• Laju Slew Output yang Dapat Diprogram† dan Kekuatan Drive • Pull-Up/-Down yang Lemah

• Tes Pemindaian Batas IEEE 1149.1 (JTAG)

• Paket yang Kompatibel dengan Pin di seluruh Keluarga ProASIC3