SGRAM-GDDR5 EMMC Chip Memori 32 Bit 4G 128MX32 SMD SMT

Deskripsi Produk

EDW4032BABG-70-FR Memori FBGA DRAM Asli GDDR5 4G 128MX32

Fitur

• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% dan 1.35V ±3%

• Kecepatan data: 6,0 Gb/dtk, 7,0 Gb/dtk, 8,0 Gb/dtk

• 16 bank internal • Empat grup bank untuk tCCDL = 3 tCK

• Arsitektur prefetch 8n-bit: 256-bit per larik akses baca atau tulis untuk x32;128-bit untuk x16 • Panjang burst (BL): 8 saja

• Latensi CAS yang dapat diprogram: 7–25

• Latensi MENULIS yang Dapat Diprogram: 4–7

• Latensi BACA CRC yang Dapat Diprogram: 2-3

• Latensi TULIS CRC yang Dapat Diprogram: 8–14

• Pola penahan EDC yang dapat diprogram untuk CDR

• Precharge: Opsi otomatis untuk setiap akses burst

• Mode penyegaran otomatis dan penyegaran diri

• Siklus penyegaran: 16.384 siklus/32 md

• Antarmuka: Keluaran yang kompatibel dengan saluran terbuka semu (POD-15): 40Ω pull-down, 60 pull-up

• Pengakhiran mati (ODT): 60Ω atau 120Ω (NOM)

• ODT dan kalibrasi otomatis kekuatan driver output dengan pin ZQ resistor eksternal: 120Ω

• Penghentian yang dapat diprogram dan offset kekuatan driver

• VREF eksternal atau internal yang dapat dipilih untuk input data;offset yang dapat diprogram untuk VREF internal

• Pisahkan VREF eksternal untuk input alamat/perintah

• TC = 0°C hingga +95°C

• Konfigurasi mode x32/x16 diatur pada power-up dengan pin EDC

• Antarmuka berujung tunggal untuk data, alamat, dan perintah

• Jam diferensial kecepatan data kuartal memasukkan CK_t, CK_c untuk alamat dan perintah

• Dua input clock diferensial kecepatan setengah data, WCK_t dan WCK_c, masing-masing terkait dengan dua byte data (DQ, DBI_n, EDC)

• Data DDR (WCK) dan pengalamatan (CK)

• Perintah SDR (CK)

• Tulis fungsi data mask melalui bus alamat (single/double byte mask)

• Inversi bus data (DBI) dan inversi bus alamat (ABI)

• Mode hidup/mati PLL input/output

• Korektor siklus tugas (DCC) untuk jam data (WCK)

• Penguncian RAS digital